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  • 内埋chip电阻电容PCB板的工艺开发
    发布时间:2013-12-4

    摘要:内层埋入电阻电容的2+HDI PCB板是GME应某国外客户的设计要求而开发的一个专案,此类设计和制造技术只在期刊上看到有日本和欧美少数公司有类似案例,但没有具体参考的实例,此专案工艺开发从零开始。首先寻找和评估内层曝光显影型阻焊树脂油墨作为内层SMT贴片的阻焊桥。然后就如何将零件位置的树脂填充方案对比测试:丝印环氧树脂,PP开窗,开窗尺寸大小的研究,最终确定PP开窗的方法作为零件位置树脂填充的有效且可靠的工艺。在第一批成品后的可靠性测试中发现内层阻焊桥的树脂和半固化片FR4树脂之间分层问题,针对此问题通过优化内层阻焊层的曝光菲林设计和增加plasma流程,成功地解决了分层问题。而对此类板的电测良率低的问题,因此通过对缺陷板的分析,找到主要原因有:贴片偏位,掉零件,短路等,后面一批通过优化内层焊盘尺寸设计,材料涨缩数据的准确掌握,以及增加set和unit的贴片fiducial mark点来提高0201件的贴片对位精度,增加内层贴件后层压前的电测步骤,将贴片不良板进行返工和修理等方法的运用吗,结果大大提升了良品率。通过三批的不断改良,内层贴件不良率从最初的34000 dppm减少到990 dppm,整体PCB良率从36.7%提高到94%。

     

    1.前言
    随着印制电路高功能需求不断增长,传输信号的高频化要求,印制板上的无源元器件的数量倍增,现在PCB组装中,无源元器件的面积占了一半的面积和30%的焊点,因此随着高功能轻小便携的要求,即使无源元器件的小型化技术不断发展,也将使得嵌入式被动元件逐渐应用到印制线路板中,只要将无源元器件嵌入PCB板内部,才可以提高被动元件效能,减少被动元件数量,降低电路板面积。

     

    嵌入式被动元件技术被称为"integrated passive"或者"embedded passive"technology;过去它主要是以邮寄绝缘材料与FR4有机玻璃纤维基板的层压叠构形成嵌入式被动元件的设计,它是多层板的内层材料上使用特殊电阻电容材料通过蚀刻或者丝印或者电镀技术一次性形成许多电阻和电容,然后按照PCB压合流程将这些电阻电容埋入内层以实现三维组装,而这样的技术也会面临一些瓶颈:材料很贵,且制程上有专利权的限制,目前比较成熟的技术有ohmegaply的buried resistor,即以薄膜取代电阻器,与samina的buried capacitor以厚铜来作内层板,制作成电容,而以上无论蚀刻,丝印还是电镀形成的薄膜电阻的精度最好也就控制到10~20%,无法满足日益增加的高精度要求,而且每层设计中选择的电阻材料和尺寸也限制了电阻的范围,而采用物理埋入晶片电阻电容,则可以突破电阻电容值范围的局限性,而且埋入晶片电阻的精度可以将电阻的精度提高到5%以内。

     

    因此有设计者不断推出此类埋入晶片式电阻电容PCB板的设计,本文中的项目就是GME的某一国外客户的一个pop堆叠式封装层叠新型晶片开发专案的一个底板。pop是一种新兴的成本最低的3D封装解决方案。系统设计师可以利用pop开发新的元件外形,整合更多的半导体,通过由堆叠带来的封装体积有时保持甚至减少主机板的尺寸,而本文中客户的pop解决方案中的两个主机板的设计就是采用了埋入晶片式电阻电容的PCB设计,大大提升了晶片性能和减少了晶片尺寸。

     

     

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